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這篇文章將為大家詳細講解有關大數據開發中如何設置輸入延時約束，小編覺得挺實用的，因此分享給大家做個參考，希望大家閱讀完這篇文章后可以有所收獲。
這是一個經典的時序分析模型，上游芯片將時鐘發送給FPGA，對于內部同步元件之間的可以使用create_clock進行約束，對于外部芯片發送數據通過FPGA端口到達FPGA內部第一級接受觸發器使用set_input_delay進行約束，對于FPGA的末級觸發器通過端口到達下游芯片使用set_output_delay進行約束。輸入端口到輸出端口的組合邏輯使用set_max_delay進行約束。 
圖中trace_delay指的是板級延遲，輸入延遲指的是上游芯片的時鐘沿發出數據到FPGA接收到數據所需的時間input_delay。
Input_delay = Tco(clock output) + TD(trace delay)
最大延遲可以構建建立時間約束，最小延遲可以構建保持時間約束。
DDR的約束：在上升沿和下降沿都進行數據采樣
set_input_delay 1 -min -clock clk [get_ports data_in]
set_input_delay 2 -max -clock clk [get_ports data_in]
set_input_delay 1 -min -clock clk [get_ports data_in] -clock_fall -add_delay(防止語句覆蓋掉前面的語句，需要加add_delay)
set_input_delay 2 -max -clock clk [get_ports data_in] -clock_fall -add_delay
set tco_max 2,0
set td_max 3.0
set tco_min 0.0
set td_min 0.0
create_clock -name sysclk -period 10 [get_ports clkin] //創建系統時鐘
set_input_delay -clock sysclk -max [expr {$tco_max+$td_max}] [get_points din]
set_input_delay -clock sysclk -min [expr {$tco_min+$td_min}] [get_points din]
關于“大數據開發中如何設置輸入延時約束”這篇文章就分享到這里了，希望以上內容可以對大家有一定的幫助，使各位可以學到更多知識，如果覺得文章不錯，請把它分享出去讓更多的人看到。
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