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Verilog中常用的形式化驗證方法包括：
模型檢查（Model Checking）：模型檢查是一種自動化驗證技術，通過對有限狀態系統的狀態空間進行窮舉搜索，來驗證系統是否符合給定的性質。
定理證明（Theorem Proving）：定理證明是一種基于數學邏輯的驗證方法，通過數學推理的方式來證明系統的性質。
符號模擬（Symbolic Simulation）：符號模擬是一種基于符號執行的驗證方法，通過符號變量代替具體數值，對系統進行模擬執行，并檢查性質是否成立。
形式化仿真（Formal Simulation）：形式化仿真是一種結合模型檢查和模擬的驗證方法，通過對系統的狀態空間進行部分窮盡搜索，來驗證系統的性質。
代碼檢查（Code Checking）：代碼檢查是一種基于靜態分析的驗證方法，通過對Verilog代碼進行靜態分析，來檢查代碼是否符合給定的性質。
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