數碼管顯示電路的Verilog HDL實現是怎樣的呢

這篇文章給大家介紹數碼管顯示電路的Verilog HDL實現是怎樣的呢，內容非常詳細，感興趣的小伙伴們可以參考借鑒，希望對大家能有所幫助。

任何一個7 段碼管都有128 種顯示模式，而其中的數字0-9 是最為有用也是最常見的。通過控制共陽極（共陰極）數碼管的陰極（陽極），可以顯示數字0-9，圖11-22 給出共陽極和共陰極數碼管各自的連接關系。對于多位數碼管而言，實際中為了簡化電路，常常需要將所有共陰極數碼管的陽極接到一起，所有共陽極數碼管的陰極接到一起，用多個獨立的位選和7 個（或8 個）公共段選控制所有的數碼管。

假設位選信號為低有效，當位選有效時，段選為0時對應的二極管段被點亮。則用FPGA控制4位8段數碼管分別顯示數字1、2、3、4的程序如下：

位選1 為低時（其它位選都為高），第一位數碼管被選中，此時的共用段選用于第一位數碼管的顯示；位選2 為低時（其它位選都為高），第二位數碼管被選中，此時的共用段選用于第二位數碼管的顯示，三、四位數碼管的顯示依次類推。在一個刷新周期T 內，每位數碼管都有1/4T 周期的時間被刷新。為了保證所有4 位數碼管的顯示不閃爍，一般刷新頻率要大于5Hz。在一個周期中，雖然每位數碼管會有3/4T 的時間不被點亮，但位選刷新的速度較快，同時由于數碼管自身的余輝特性，每位數碼管在變暗之前就又會被重新刷新，因此人眼無法感覺到數碼管變暗。如果刷新的頻率小于一定值（如45Hz），則人眼就會感覺到數碼管的閃爍。一般刷新頻率在60Hz 到1KHz 之間時，多位數碼管顯示得比較理想。

module LED_Display(

clk,seg,dq,an

    );

 input clk;

 output [6:0]seg;//phase select:consist of ABCDEFG

 output dq;//little point

 output [3:0]an;//bit select

 reg [15:0]count_for_clk=0;//65536

 reg [6:0]seg_reg;

 reg [3:0]an_reg;

 assign seg=seg_reg;

 assign an=an_reg;

 assign dq=1;

 parameter zero=7'b100_0000,//G=1

  one=7'b111_1001,

  two = 7'b010_0100,

  three= 7'b011_0000,

  four = 7'b001_1001,

  five = 7'b001_0010,

  six = 7'b000_0010,

  seven= 7'b111_1000,

  eight= 7'b000_0000,

  nine = 7'b001_0000;

always @ (posedge clk)//fractional frequency counter

begin

count_for_clk<=count_for_clk+1;

end

always@(posedge clk)

begin

case(count_for_clk[15:14])

0:an_reg<=4'b0111;

1:an_reg<=4'b1011;

2:an_reg<=4'b1101;

3:an_reg<=4'b1110;

endcase

end

always@(posedge clk)

begin

case(count_for_clk[15:14])

0: seg_reg<=one;

1: seg_reg<=two;

2: seg_reg<=three;

3: seg_reg<=four;

endcase

end

endmodule

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