在Verilog中，可以通過在變量聲明時使用多個維度來定義二維數組。
例如，以下代碼片段演示了如何定義一個4x4的二維數組：
module example;
reg [7:0] two_dimensional_array [0:3][0:3];
initial begin
// 設置數組元素的值
two_dimensional_array[0][0] = 8'h11;
two_dimensional_array[1][2] = 8'h22;
two_dimensional_array[3][1] = 8'h33;
// 訪問并打印數組元素的值
$display("Array Element [0][0]: %h", two_dimensional_array[0][0]);
$display("Array Element [1][2]: %h", two_dimensional_array[1][2]);
$display("Array Element [3][1]: %h", two_dimensional_array[3][1]);
end
endmodule
在這個例子中，我們聲明了一個名為two_dimensional_array的二維數組，其類型為reg [7:0]，表示每個數組元素都是一個8位的寄存器。數組的大小是4x4，即有4行4列。
我們可以通過使用兩個索引來訪問數組的元素。在初始化塊（initial）中，我們設置了一些數組元素的值，然后使用$display函數打印了這些數組元素的值。
請注意，數組索引的范圍是從最小索引到最大索引。在本例中，最小索引為0，最大索引為3。
